基于fpga纳秒级可编程延时电路的数字相关器的制造方法
【专利摘要】本发明提出一种基于FPGA纳秒级可编程延时电路的数字相关器，包括可编程延时模块、目标回波信号序列移位寄存器、参考信号序列移位寄存器和相关处理模块，参考信号序列经过所述可编程延时模块的延时处理后存储于所述参考信号序列移位寄存器内，目标回波信号存储于目标回波信号序列移位寄存器内，所述相关处理模块用于对目标回波信号序列和不同延时下的参考信号序列进行互相关计算，输出不同延时下的互相关结果，所述可编程延时模块通过布局布线方式约束在FPGA内部纵向相邻的查找表单元中，通过FPGA内部资源实现。本发明的数字相关器可对参考信号序列达到纳秒级的可编程延时，实现近程目标的高精度距离检测，且延时时间可控、延时精度高。
【专利说明】基于FPGA纳秒级可编程延时电路的数字相关器
【技术领域】
[0001]本发明属于数字相关器【技术领域】，特别是一种基于FPGA纳秒级可编程延时电路的数字相关器。
【背景技术】
[0002]延时电路由于可对输入信号进行延时，因此广泛应用于时钟调相、并行信号时序校准及目标回波模拟中。延时电路可调整时钟的相位，使时钟信号与被采样信号满足采样相位关系，同样可对并行信号进行调整，以校准并行信号传输过程中的相位偏差。在目标回波模拟器中，延时电路可应用于模拟动目标的连续回波。
[0003]目前的延时电路主要分为模拟延时电路与数字延时电路，模拟延时电路由于利用模拟器件产生延时，具有延时时间尺度大、延时时间固定以及延时精度差等缺点，从而限制了它的应用。数字延时电路具有延时精度高、时间可编程等优点，但是目前只能用专用芯片来实现，然而专用可编程延时芯片一般价格比较昂贵，且有较多的引脚，给电路设计带来极大的不便。
【发明内容】
[0004]为解决现有技术存在的缺陷或不足，本发明旨在提供一种基于FPGA纳秒级可编程延时电路的数字相关器，可对参考信号序列达到纳秒级的可编程延时，实现近程目标的高精度距离检测。
[0005]实现本发明目的的技术解决方案为:
[0006]—种数字相关器，包括可编程延时模块、目标回波信号序列移位寄存器、参考信号序列移位寄存器和相关处理模块，参考信号序列经过所述可编程延时模块的延时处理后存储于所述参考信号序列移位寄存器内，目标回波信号存储于目标回波信号序列移位寄存器内，所述相关处理模块用于对目标回波信号序列和不同延时下的参考信号序列进行互相关计算，输出不同延时下的互相关结果，其中:
[0007]所述可编程延时模块包括一可编程延时单元，所述可编程延时单元由二选一选择器和纵向延时单元依次串联而成，所述纵向延时单元由多个基本延时单元级联而成，所述二选一选择器的一个选择输入端接纵向延时单兀的输出端、且其另一个选择输入端与纵向延时单元的输入端相连，所述可编程延时模块通过布局布线方式约束在FPGA内部纵向相邻的查找表单元中，通过FPGA内部资源实现；
[0008]所述相关处理模块中通过如下方式对目标回波信号序列和不同延时下的参考信号序列进行互相关计算并输出不同延时下的互相关结果:
[0009]a)存储在所述目标回波信号序列移位寄存器中的目标回波信号序列记为X (η)，存储在所述参考序列移位寄存器中的参考信号序列记为y (η)，χ (η)和y(n)信号长度均为N，其中n=l，2，3...N，表示的是信号序列采样点的序号；mi为参考信号序列相比目标回波信号序列延时的采样点数，根据公式(I)计算目标回波信号序列和移位后的参考信号序列的互相关函数结果K1，公式(I)表达如下:
[0010]
【权利要求】
1.一种数字相关器，其特征在于，包括可编程延时模块、目标回波信号序列移位寄存器、参考信号序列移位寄存器和相关处理模块，参考信号序列经过所述可编程延时模块的延时处理后存储于所述参考信号序列移位寄存器内，目标回波信号存储于目标回波信号序列移位寄存器内，所述相关处理模块用于对目标回波信号序列和不同延时下的参考信号序列进行互相关计算，输出不同延时下的互相关结果，其中: 所述可编程延时模块包括一可编程延时单元，所述可编程延时单元由二选一选择器和纵向延时单元依次串联而成，所述纵向延时单元由多个基本延时单元级联而成，所述二选一选择器的一个选择输入端接纵向延时单兀的输出端、且其另一个选择输入端与纵向延时单元的输入端相连，所述可编程延时模块通过布局布线方式约束在FPGA内部纵向相邻的查找表单元中，通过FPGA内部资源实现； 所述相关处理模块中通过如下方式对目标回波信号序列和不同延时下的参考信号序列进行互相关计算并输出不同延时下的互相关结果: a)存储在所述目标回波信号序列移位寄存器中的目标回波信号序列记为X(η)，存储在所述参考序列移位寄存器中的参考信号序列记为y (η)，χ (η)和y(n)信号长度均为N，其中n=l, 2，3...N，表示的是信号序列采样点的序号；mi为参考信号序列相比目标回波信号序列延时的采样点数，根据公式(I)计算目标回波信号序列和移位后的参考信号序列的互相关函数结果K1，公式(I)表达如下: Ryy(m) -v(" + m)C I)
n=l 利用上述公式计算所得的Rxy(Hi1)即为此时的互相关函数结果K1 ; b)通过对所述可编程延时模块进行编程，实现对所述参考信号序列y(n)不同的延时，令延时的采样点分别为m2、m3、nv..，按照所述公式(I)重复计算得到不同延时下的互相关函数结果，分别为K2、K3，Kf.; c)对比所述步骤a和b中得到的互相关函数结果KpKyHf，其中互相关函数结果的最大值所对应的延时即为参考信号序列的延时，也即目标回波信号的延时时间。
2.根据权利要求1所述的数字相关器，其特征在于，所述二选一选择器通过布局布线方式约束在所述FPGA内部的一查找表单兀中，该查找表单兀的A1、A2端为信号输入端，A3端为信号选择控制端，通过控制A3的输入使Al输入的信号有效或A2输入的信号有效，从查找表单兀的O端输出信号。
3.根据权利要求1所述的数字相关器，其特征在于，所述基本延时单元通过布局布线方式约束在在所述FPGA内部的一查找表单元中，该查找表单元的A0、A1、A2端输入为O，输入信号从A3端输入,经过该查找表单兀后延时最小延时时间从查找表单兀的O端输出信号。
4.根据权利要求1所述的数字相关器，其特征在于，所述FPGA的系统最小延时时间为Ins0
5.根据权利要求1所述的数字相关器，其特征在于，所述目标回波信号为将雷达模拟回波信号经过模数转换后得到的离散数字信号序列，所述参考信号为将雷达发射信号经过模数转换后得到的离散数字信号序列。
6.根据权利要求1所述的数字相关器，其特征在于，所述相关处理模块通过FPGA的内部资 源实现。
【文档编号】G01S7/41GK103543441SQ201310496588
【公开日】2014年1月29日 申请日期:2013年10月21日 优先权日:2013年10月21日
【发明者】李洪涛, 陈恒明, 顾陈, 朱晓华, 马义耕, 胡恒 申请人:南京理工大学
文档序号 :
【 6180316 】
技术研发人员：李洪涛,陈恒明,顾陈,朱晓华,马义耕,胡恒
技术所有人：南京理工大学
备 注：该技术已申请专利，仅供学习研究，如用于商业用途，请联系技术所有人。
声 明 ：此信息收集于网络，如果你是此专利的发明人不想本网站收录此信息请联系我们，我们会在第一时间删除
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